Memory System Architecture Optimization for VESA VDC-M Decoder with Multi-Slice Support

Abstract

Video compression technology plays a pivotal role in large-scale display data management and transmission, particularly given the growing demand for higher resolutions and improved video quality in AR/VR and in-vehicle infotainment systems. The unabated pursuit of higher resolution video displays, such as 4K and 8K, which necessitate extremely high uncompressed data rates—30 Gbps for 4K and 120 Gbps for 8K—at 120 frames per second (fps) and 10 bits per component (bpc). The existing data transfer bandwidths to displays are inadequate to meet these demands, thereby necessitating compression. The VESA Display Compression-M (VDC-M) standard is a low-cost, high-performance, and visually lossless codec integrated with the Mobile Industry Processor Interface (MIPI) framework for advanced embedded mobile application processors. It supports up to 5:1 visually lossless compression, reducing 30 bits per pixel (bpp) image to just 6 bpp [2]. The high compression ratio is raised by expanding the coding unit size and the prediction range. As a result, the VDC-M requires a larger buffer size and more logic gates on the decoder side. This paper proposes an optimized memory system architecture for the VESA VDC-M decoder, characterized by its significant on-chip memory requirements. Three architectures are designed and analyzed by categorizing them based on optimization levels and management complexity. This approach targets prediction and multi-slice operations—major resource consumers in the decoder—emphasizing line buffer access scheduling and reducing the reconstruction buffer. By adjusting the line delay, segmenting the line buffer bank, and applying data forwarding, the prediction pixels can be fetched directly from the line buffer, significantly reducing the reconstruction buffer size and diminishing the number of line buffers. Optimization achieves a 33.3% size reduction in line buffers and 77.3% in reconstruction buffers compared to the Baseline VDC-M decoder. The proposed architectures are synthesized using a 28 nm CMOS process, and the gate count for the decoder backend hardware also decreased by 31.5%. The proposed architectures fully comply with the VDCM v1.2 standard and support up to approximately 100 fps for 4K UHD resolution, capable of real-time performance, achieving a 4 pixels/cycle throughput at a 200 MHz operating frequency.;최근 AR/VR, 차량용 인포테인먼트 등 고성능 디스플레이에 대한 수요가 증가함에 따라, 대용량의 영상 데이터를 효율적으로 전송하고 관리하기 위한 영 상 압축 기술이 주목받고 있다. VDC-M은 비디오전자공학협회 (VESA)에서 발표한 고성능 임베디드 디바이스용 영상 압축 표준으로, 최대 5:1 시각적 무 손실 압축을 지원한다. 이러한 높은 압축률은 온 칩 버퍼 및 로직 게이트와 트레이드 오프 관계로, 멀티 슬라이스 칼럼 연산을 지원할 경우, 온 칩 버퍼 의 오버헤드는 더욱 심화된다. 본 논문에서는 멀티 슬라이스 연산을 지원하는 VDC-M 디코더의 최적화된 메모리 시스템 아키텍처를 제안한다. 최적화 대상 은 복원된 픽셀 데이터를 저장하는 온 칩 버퍼로, 디코더에서 상당한 면적과 전력을 소모하는 요소이다. 이는 라인 버퍼와 복원 버퍼로 구성되며, 각각 단 일 포트 SRAM과 플립 플롭으로 구현하였다. 제안하는 아키텍처는 총 3가지 로, 가장 기본적인 아키텍처인 Baseline에서 시작하여, 메모리 관리의 복잡성 과 최적화 수준을 단계적으로 높여가며 Type 1과 Type 2로 발전시켰다. Type 1은 라인 버퍼 딜레이를 조정함으로써 라인 버퍼의 개수를 3개에서 2개 로 감소시켰으며, 데이터 포워딩을 적용하여 복원 버퍼의 용량을 소폭 감소시켰다. Type 2는 라인 버퍼의 뱅크를 분할함으로써 복원 버퍼의 용량을 크게 감소시켰다. 최적화 결과, Type 2는 Baseline 대비 온 칩 버퍼의 SRAM 용량 을 33.3%, 플립 플롭 용량을 77.3% 감소시키는 성과를 달성하였다. 이를 포 함한 VDC-M 디코더 백엔드 하드웨어의 게이트 수 또한 31.5% 감소하였다. 제안하는 아키텍처는 VDC-M v1.2 표준과 완전히 호환되고, 최대 4K UHD 해상도에서 약 100 fps의 속도로 복원된 이미지를 출력하며 실시간 성능을 지원한다.