Analysis of the transient characteristics of poly-Si 1T-DRAM

Abstract

현대 사회는 빅데이터 사회로 인공 지능, 클라우드 시스템, 사물 인터넷 등에 필요한 전자기기가 빠른 속도로 발전하고 있다. 방대한 양의 데이터가 각 전자 기기에 저장되고 처리되기 때문에 고속력, 고용량, 고집적 메모리의 발전이 필수적이다. 특히, 1트랜지스터-1캐패시터 (1T-1C) 구조로 고집적에 유리하고 속도가 빠른 특징을 갖는 Dynamic Random Access Memory (DRAM)은 각 종 전자기기의 메인 메모리로 사용되고 있다. DRAM은 트랜지스터의 사이즈를 줄임으로써 집적도를 향상시키고 소자의 성능을 개선시켜 왔다. 이에 맞추어 capacitance를 유지하기 위한 capacitor의 trench/stack 등 공정 방법이 발전되어 왔으나 현재 그 한계에 도달하였다. 따라서 이를 해결하기 위한 방법으로 새로운 구조나 물질을 사용하는 차세대 메모리들이 제안되어 왔다. 이 중 하나의 아이디어인 1T-DRAM은 캐패시터없이 하나의 트랜지스터로만 이루어진 메모리 소자이다. 1T-DRAM은 SOI 트랜지스터를 기본 구조로 하는 메모리 소자로써 4F2의 셀 사이즈를 갖기 때문에 소자의 scaling down에 유리할 뿐 아니라 고집적에 유리하다. Floating body를 저장 공간으로 사용하여 excess hole charge가 저장되면 문턱 전압이 낮아지는 floating body effect를 이용한다. 일반적으로 write “1”동작으로는 impact ionization, gate-induced barrier lowering(GIDL), band-to-band tunneling(BTBT)등을 이용하여 excess electron hole pair를 생성한다. 이 때 생성된 excess electron은 drain junction으로 빠져나가고 excess hole은 수직방향으로는 oxide barrier가 존재하고 수평방향으로는 junction barrier가 존재하므로 body에 저장되게 된다. 이렇게 저장된 excess hole은 depletion charge를 감소시키기 때문에 소자의 문턱 전압을 줄여 “1”상태에서 큰 전류를 흐르게 한다. 이와 반대로 write “0” 동작은 floating body안의 hole을 없애기 위하여 drain junction에 forward bias를 걸어 junction barrier를 낮춰준다. 따라서 body안의 hole이 drain junction으로 빠져나오게 되는 것이다. 이는 다시 문턱전압을 상승시켜 read 동작 시 낮은 전류가 흐른다. 이러한 동작 특성을 갖는 1T-DRAM도 소자 크기를 줄임에 따라 한계에 도달하는데, 그 이유는 소자의 크기를 줄이기 위해서는 short channel effect를 줄이기 위하여 body두께가 필연적으로 얇아져야 하기 때문이다. 이는 floating body 즉, charge의 저장 공간 자체를 줄이기 때문에 1T-DRAM의 scaling down에 한계를 가져온다. 또한 SOI transistor를 구현하기 위해 비싼 SOI wafer를 사용해야 한다는 단점이 있다[1-14]. 따라서 이러한 문제들을 해결하기 위해 body를 기존의 single crystal silicon이 아닌 poly-silicon을 사용하는 poly-Si 1T-DRAM이 최근 주목을 받고 있다[15-20]. Polycrystalline은 여러 방향의 단 결정 실리콘이 모여 구성되며 그 경계면인 grain boundary를 갖게 된다. 이 영역에는 band gap사이의 energy level을 갖는 defect이 존재함으로써 charge의 포획이 이루어진다. 따라서 poly-Si 1T-DRAM은 이 grain boundary를 데이터 저장 공간으로 이용하려는 아이디어이다. Floating body가 아닌 grain boundary에 charge를 저장하게 되면, body 두께가 매우 얇은 소자에서도 메모리 동작이 가능해지므로 poly-Si 1T-DRAM은 short channel device에 유리하다. 또한 poly-channel은 amorphous silicon을 annealing 함으로써 구현가능하기 때문에 SOI structure를 쉽게 만들 수 있어 가격 면에서 경제적이고, 3D stack구조를 가능하게 하므로 집적도를 크게 향상시킬 수 있다. 특히, 적층이 가능하다는 장점은 poly-Si 1T-DRAM이 차세대 system on chip(SoC)구현을 위한 메모리 소자로 활용될 가능성을 시사한다. 위의 장점에도 불구하고 poly-Si 1T-DRAM의 동작 특성에 대한 연구는 아직 부족하다. 따라서 본 논문에서는 2D device simulation을 통해 thin channel을 갖는 poly-Si 1T-DRAM에 대한 동작 특성을 분석하고 더 나아가 grain boundary의 특성에 따른 메모리 성능에 대한 분석을 진행하였다. 서론에 이어 Ⅱ장에서는 poly-Si 1T-DRAM의 기본 동작 원리에 대해 분석한 내용을 정리하였다. 이어 Ⅲ장에서는 channel이 single crystal silicon인 기존의 silicon 1T-DRAM과 junctionless poly-Si 1T-DRAM의 메모리 동작들과 poly-Si 1T-DRAM의 메모리 동작 비교를 통하여 poly-Si 1T-DRAM의 동작 특성에 대한 이해를 높일 것이다. 또한 Ⅳ장에서는 grain boundary의 특성에 따른 poly-Si 1T-DRAM의 성능 변화를 살표보고 성능을 최적화하기 위한 방안을 분석할 것이다. 마지막으로 Ⅴ장에서 결론을 맺는다. ;Recently, one-transistor dynamic random-access memory (1T-DRAM) cells having a polysilicon body (poly-Si 1T-DRAM) have attracted attention as candidates to replace conventional one transistor-one capacitor dynamic random-access memory (1T-1C DRAM). Poly-Si 1T-DRAM enables the cost-effective implementation of an SOI (Silicon-On-Insulator) structure. It makes a 3D stacked architecture possible, significantly increasing integration density. However, studies on the transient characteristics of poly-Si 1T-DRAM are still lacking. Poly-Si 1T-DRAM has different operating mechanisms than the conventional 1T-DRAM with a single crystalline silicon channel. In this paper, we carried out intensive simulations of poly Si 1T-DRAM and analyzed the memory mechanism and characteristics of this structure. Silicon 1T-DRAM cell distinguishes data by the number of holes stored in a floating body (FB) while poly-Si 1T-DRAM distinguishes data by the number of electrons trapped in its grain boundary (GB). This means that in poly-Si 1T-DRAM, some way to keep electrons trapped in the GB longer is required to improve data retention time.