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Gigabit CMOS Transimpedance Amplifiers and Equalizers for Image Processing

Title
Gigabit CMOS Transimpedance Amplifiers and Equalizers for Image Processing
Authors
XIAO YING
Issue Date
2015
Department/Major
대학원 전자공학과
Publisher
이화여자대학교 대학원
Degree
Master
Advisors
박성민
Abstract
This thesis presents a 16-channel transimpedance amplifier array for LADAR(Laser Detection and Ranging) systems by using a 0.18um CMOS technology and an analog linear equalizer for data recovery by using a 0.13um CMOS technology. First, a 1-Gb/s 16-channel receiver array is realized by using a 0.18um CMOS technology, which exploits a voltage-mode inverter TIA as its input stage in order to reduce noise so that proper detection of light signals from the target can be achieved in the applications of LADAR systems. Measured results demonstrate 81.8-dBΩ transimpedance gain, 565-MHz bandwidth, 6.7-pA/sqrt(Hz) noise current spectral density, -22.7-dBm sensitivity for 10-12 BER, and 33-dB SCR(signal-to-crosstalk ratio) between channels. The whole chip consumes total power of 540 mW from a single 1.8-V supply and occupies the area of 5.0 x 1.1 mm2. Second, an analog linear equalizer(ALEQ) operating at 500 Mb/s ~ 1.5 Gb/s is designed by utilizing a 0.13-um CMOS technology for the applications of copper-based electrical interconnections. It consists of two stages, where the first is a fully differential circuits with adjustable capacitor banks, and the second stage is an output buffer. The copper-cable characteristics are electrically modelled for the simulation of the ALEQ. The post-layout simulations show that gain-peaking of 9 dB ~ 17 dB occurs at 700 MHz. The chip consumes 17.8 mW from a single 1.2-V supply.;본 논문에서는 0.18μm 및 0.13μm CMOS 공정을 이용하여 라이다(LADAR) 시스템용 16-채널 트랜스임피던스 증폭기(TIA) 어레이 회로를 구현하고 고주파 수신기 RX 등화기 설계를 보여준다. LADAR용 수신단에서는 16-채널 1-Gb/s의 전송속도를 가지는 수신기를 설계하였다. 설계된 광수신기에서 입력단은 인버터 구조를 이용하였으며, 칩측정결과 81.8-dBΩ 트랜스임피던스 이득과 565-MHz 대역폭을 얻었다. 전체 광수신기 칩은 5.0 × 1.1mm2에 해당하는 면적을 차지하며 1.8-V의 공급 전압에 대해 채널당 33.8-mW 전력을 소모한다. 둘째로 고주파 수신기 RX에 들어가는 신호 처리 회로를 구성하는 회로 중 하나인 등화기를 설계하였다. 등화기는 데이터 신호가 송신 단에서 수신 단으로 전송될 때 채널에 대한 손실을 보상해주기 때문에 데이터가 전송되는데 있어 꼭 필요로 하는 회로이다. 등화기에서 cap-bank에 의해 조절가능하다. 제안된 등화기는 500Mb/s~1.5Gb/s의 데이터 신호가 전송될 때 등화기의 구조 변화 없이 pre-equalizing 기능을 통해 신호를 보상한다. 등화기 는 cap-bank를 사용하여 switch를 통해 신호에 대해 9.8~17.5dB의 이득을 가변 보상한다. 제안한 등화기는 LA 포함하여 17.6mW의 전력을 소모한다. 사이즈는 405um x273um를 차지하며, 등화기를 통해 출력되는 눈은 500Mb/s에서 480mV, 750Mb/s에서 480mV, 1Gb/s에서 468mV, and 1.5Gb/s에서 410mV 이다. 데이터의 속도가 변화한다고 가정할 때 제안하는 등화기는 입력되는 데이터의 속도를 가지고 보상의 크기를 조절하기 때문에 등화기의 구조 변화가 필요로 하지 않고 보다 간단한 방식과 적은 면적 소모로 데이터에 대한 보상을 할 수 있다.
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일반대학원 > 전자공학과 > Theses_Master
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