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Low-Noise Analog Circuit Techniques for Ultra-Definition Display Applications

Title
Low-Noise Analog Circuit Techniques for Ultra-Definition Display Applications
Authors
이진주
Issue Date
2013
Department/Major
대학원 전자공학과
Publisher
이화여자대학교 대학원
Degree
Master
Advisors
박성민
Abstract
This thesis presents the designs of a dual-channel optical receiver array and a low dropout voltage regulator for the ultra-definition display applications. First, a 2.5-Gb/s dual-channel receiver array is realized in a 0.18um CMOS technology, which utilizes an inverter TIA as an input stage. Measured results of the test chips demonstrate 91dBΩ transimpedance gain, 1.55GHz bandwidth, and 500mVpp differential output voltage swings up to the data rate of 4-Gb/s. A single-channel receiver chip dissipates 72mW in total from a single 1.8V supply. The four-channel receiver chip occupies the area of 1.35 × 2.46mm2. Second, a 500mA adjustable LDO(Low Dropout regulator) is designed. It consists of a first-order bandgap reference circuit, an error amplifier with compensation loop, and a current buffer with compensation loop and over current protection circuits to improve settling time and output voltage regulation at each output voltage(1.5-3.3V) for all possible load current(0-500mA). HSPICE simulations conducted by utilizing the model parameters of a standard 0.35µm CMOS technology show that small voltage variation and short settling time in line and load transient response. Also, line regulation is less than 0.068%/V for 2.5-6V input voltage and load regulation is less than 40uV in the worst case.;본 논문에서는 0.18μm 및 0.35μm CMOS 공정을 이용하여 HDMI 케이블용 광통신 수신기 회로와 LCD 디스플레이용 전원 관리 회로에 들어가는 LDO(Low Dropout Regulator) 설계를 소개한다. 광통신용 수신단에서는 2-채널 2.5-Gb/s의 전송속도를 가지는 수신기를 설계하였다. 설계된 광수신기에서 입력단은 inverter 구조를 이용하였으며, 이 결과로 91dBΩ의 트랜스임피던스 이득과 1.55GHz의 넓은 대역폭을 얻었다. 전체 광수신기 칩은 1.35 × 2.46mm2에 해당하는 면적을 차지하며 1.8V의 공급 전압에 대해 채널당 72mW의 전력을 소모한다. 둘째로 LCD 디스플레이에 들어가는 전원 관리 회로를 구성하는 회로 중 하나인 LDO를 설계하였다. 본 논문에서는 LDO에서 중요한 특성들 중 하나인 출력 전압 레귤레이션 특성, 외부 저항에 의해 조절가능한 모든 출력전압에서도, 그리고 500mA라는 큰 load 전류에 대해서도 정확한 레귤레이션 동작을 하도록 최적화하는 구조를 제안하였다. 이를 위해 error amplifier와 pass transistor사이에 전류 버퍼단을 추가했고 이 때문에 추가적인 전력을 소모해야 하기는 했지만, 2.5-6V라는 큰 입력전압 폭과 500mA라는 큰 load전류를 가질 때, load transient에서는 10mV 이하의 출력전압변화를 보였고, load 및 line transient에서 모두 70us이하의 작은 정착시간을 가질 수 있었다. 또한 line regulation은 2.5-6V의 큰 입력 전압 폭에도 불구하고 0.068%/V이하의 특성을 보였고, load regulation에서도 0A에서 500mA까지 변하는 load current에서도 최대 40uV이하의 regulation특성을 보였다.
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일반대학원 > 전자공학과 > Theses_Master
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