Optical and RF Receiver Circuits in Sub-micron CMOS Technologies

Abstract

This thesis presents a number of optical and RF receiver circuits realized in a 0.13μm CMOS technologies for the applications of wireline and wireless communication systems. First, a 6-Gb/s dual-channel receiver is realized using a modified RGC TIA as an input stage. Chip measurements demonstrates 72dBΩ transimpedance gain, 4.7GHz bandwidth, and 400mVpp differential output voltage swings up to the data rate of 6-Gb/s. A single-channel receiver chip dissipates 66mW in total from a single 1.2V supply. The dual-channel receiver chip occupies the area of 1.6 × 1.4mm2. Second, a 10-Gb/s optical receiver is designed which consists of a TIA with modified RGC input configuration and a 3rd-order active feedback LA. HSPICE simulations conducted by utilizing the model parameters of a standard 0.13µm CMOS technology show 86dBΩ transimpedance gain and 8.6GHz bandwidth for 70mW power dissipation from a single 1.2V supply. Finally, a wideband RF LNA operating in between 800MHz -5GHz is proposed to cover a number of wireless multi-standards. The measured results of this wideband LNA chip demonstrates the power gain (S21) of 16dB with good broadband input/output impedance matching within the frequency band. The chip occupies the area of 0.7 ×1.1mm2 and dissipates 12mW from a single 1.2V supply.;본 논문에서는 0.13μm deep sub-micron CMOS 공정을 이용하여 광통신 및 무선통신용 수신기 회로설계를 소개한다. 광통신용 수신단에서는 첫째 2채널 6-Gb/s 수신기를 설계하였다. 설계된 광수신기에서 입력단은 modified RGC 구조를 이용하였으며, 72dBΩ의 트랜스임피던스 이득과 4.7GHz의 넓은 대역폭을 얻을 수 있다는 장점이 있다. 전체 광수신기 칩은 1.6 × 1.4mm2 면접을 차지하며 1.2V의 전원 전압에 대해 채널당 66mW의 전력을 소모하는 것으로 측정되었다. 둘째, 10-Gb/s 광수신기에서는 modified RGC 트랜스임피던스 증폭기와 3rd-order active feedback 구조의 리미팅 증폭기를 이용하였다. 3rd-order active feedback 구조는 넓은 대역폭을 얻을 수 있으며, 동시에 평평한 이득을 얻을 수 있는 장점을 가진다. 설계한 광수신기는 86dBΩ의 트랜스임피던스 이득과 8.6GHz의 대역폭을 확보하였다. 광수신기 전체 회로는 1.2V 전원 전압으로부터 70mW의 전력을 소모한다. 마지막으로, 다양한 무선통신 시스템 표준을 포함하는 광대역 저잡음 증폭기(800MHz-5GHz의 대역폭)를 설계하였다. 측정 결과 ,원하는 주파수 대역 내에서 입출력 임피던스를 50Ω으로 매칭하였고, 16dB의 전력이득을 얻었다. 제작한 칩은 1.2V 단일 전원 전압으로부터 12mW의 낮은 전력을 소모하고, 0.7 × 1.1mm2 면적에 구현하였다.