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Wideband CMOS Low Noise Amplifiers for RF and Optical Applications

Title
Wideband CMOS Low Noise Amplifiers for RF and Optical Applications
Authors
김혜원
Issue Date
2012
Department/Major
대학원 전자공학과
Publisher
이화여자대학교 대학원
Degree
Master
Advisors
박성민
Abstract
본 논문에서는 0.13-μm CMOS 공정을 사용하여 설계한 무선통신 및 광통신용 저잡음 아날로그 회로를 소개한다. 먼저 5.8 GHz 서브샘플링 직접변환 수신기 앞단에 이용 될 수 있는 회로를 설계하였다. 이에 포함되는 저잡음 증폭기는 잡음상쇄 기법을 사용하여 낮은 잡음지수를 얻도록 하였고 대역통과필터는 Q값을 높이는 회로를 추가하여 좁은 대역폭을 가지도록 설계하였다. 측정결과 저잡음 증폭기는 대역폭 내에서 최대 11.7 dB의 이득을 얻었으며 이 때 최저 2.58 dB의 낮은 잡음지수를 얻을 수 있었다. 전체 칩은 0.7×0.9 mm2의 면적을 가지며 1.2-V의 단일전압에서 12 mW의 전력을 소모한다. 저잡음 증폭기와 대역통과를 합친 칩의 post layout 시뮬레이션 결과 최대 24 dB 의 이득에 70.8의 Q값을 얻었다. 1.2-V의 단일 전압에 27.64 mW의 전력을 소비하며 칩의 면적은 0.9×1.1 mm2을 차지한다. 다음으로 10GHz의 대역폭을 가지는 광대역 저잡음 증폭기가 역시 잡음상쇄 기법을 이용하여 구현되었다. 넓은 대역폭을 얻기 위해서 인덕티브 피킹 기법이 사용되었다. Post-layout 시뮬레이션 결과 0.2-10.1GHz의 대역폭 내에서 13.2dB의 최대 전압이득을 얻었고 이때의 잡음 지수는 2.82-3.24dB의 결과를 얻었다. 1.2-V의 단일 전압 내에서 18.5 mW의 전력을 소모하며, 0.7×0.9 mm2 의 면적을 가진다. 마지막으로 광대역 수신기 모듈에 사용되는 1Gb/s의 속도로 동작하는 트랜스임피던스 증폭기를 구현하였다. post-layout 시뮬레이션 결과 구현된 증폭기는 각각 최대 76.8 dBΩ의 이득과 최저 53 dBΩ의 이득과 819 MHz의 대역폭을 얻었다. 칩은 0.82×0.75 mm2 면적을 차지하며 1.2-V의 전원전압에 78 mW의 전력을 소모한다.;In this thesis, a number of wideband low noise amplifiers (LNAs) have realized in a 0.13-μm CMOS technology for the applications of RF and optical receivers. First, a 5.8-GHz wideband LNA with a high-Q bandpass filter(BPF) is proposed for the application of a subsampling direct-conversion receiver. The proposed LNA exploits inductive peaking technique in the cascode input stage and noise cancellation technique as well, such that the implemented chip achieves the maximum gain of 11.7dB and the noise figure of 2.58~5.11dB. The chip occupies the area of 0.7×0.9mm2, and dissipates 12mW from a single 1.2-V supply. For the high-Q BPF, the Q-factor enhancement technique using negative conductance is applied so that the Q-factor is measured to be 70.8. The whole chip occupies the area of 0.9×1.1mm2. Second, a 10-GHz wideband LNA is proposed where the noise cancellation technique and the inductive peaking technique are carefully incorporated to extend the bandwidth. Post-layout simulations demonstrate the maximum gain of 13.2dB, the noise figure of 2.82~3.24dB, and the power consumption of 18.5mW from a single 1.2-V supply. The chip occupies the area of 0.89×1.0mm2. Finally, a 1-Gb/s transimpedance amplifier (TIA) with dual-gain mode is realized for the applications of low-noise optical receivers. The post-layout simulation results demonstrate the maximum gain of 76.8dBΩ and the minimum of 53dBΩ. The chip occupies the area of 0.82X0.75mm2 and dissipates 78mW from a single 1.2-V supply.
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일반대학원 > 전자공학과 > Theses_Master
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