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High-Speed Analog Circuits for Wireline Communication Systems

High-Speed Analog Circuits for Wireline Communication Systems
Issue Date
대학원 전자공학과
이화여자대학교 대학원
This thesis describes gigabit-speed analog circuits for wireline communication systems. First, a 1.5-Gb/s analog transmitter is realized in a 0.13-um CMOS technology, where pre-emphasis technique is exploited in the line driver in order to compensate notorious Inter-symbol-interference (ISI) problems of high-speed communications. A 180-meter Belden cable with BNC-type connectors is utilized for the proposed TX. Measurements demonstrate that the cable-loss amounts to -36.4 dB for 1-Gb/s input data and reaches -45.4 dB for 1.5-Gb/s input data. With the equivalent circuit from the RLGC model, the cable-loss becomes -36.1 dB and -44.8 dB for 1-Gb/s and 1.5-Gb/s input data, respectively. Post-layout simulations of the proposed TX reveal that the eye-openings after passing the 180-meter cable reach 15 mVpp, 15 mVpp, 13.7 mVpp, and 6.4 mVpp, when 900-mVpp 231-1 PRBS data are inputted at the data-rates of 500 Mb/s, 750 Mb/s, 1 Gb/s and 1.5 Gb/s, respectively. The proposed TX chip core occupies the area of 136×180 um2, and the total power dissipation is 63.7 mW (only the main driver utilizes 3.3-V, while other circuitry uses 1.2 V). Second, a wide-tuning phase-lock loop (PLL) circuit is realized in a 65-nm CMOS technology. A 25-MHz crystal oscillator is exploited as a reference and the PLL generates 1~6.25 GHz clock signals. For the wide-tuning and small area characteristics, a wide-tuning ring-VCO is employed and the phase noise of the VCO is -92 dBc/Hz at 6.25 GHz with 1-MHz offset, and 13.2-mW power dissipation from a single 1.2-V supply. The PLL chip core occupies the area of 110×395 um2.;본 논문은 유선 통신 시스템을 위한 초고속 아날로그 회로에 대해 설명한다. 1.5 Gb/s의 전송 속도를 가지는 송신단은 0.13 um CMOS 공정을 이용하여 설계되었다. 드라이버에 프리 엠퍼시스 기능을 적용하여 초고속 통신에서 발생하는 심볼 간 간섭을 보상한다. 제안한 통신 시스템에 사용된 케이블은 BNC 커넥터를 가진 180m Belden 케이블로, 이를 RLGC 모델을 이용하여 나타낸 등가 회로는 500 MHz, 750 MHz, 1 Gb/s, 1.5 Gb/s의 입력 신호에 대해 각각 -25.1 dB, -31 dB, -36.1 dB, -44.8 dB의 감쇄 특성을 나타낸다. 포스트 레이아웃 시뮬레이션 결과, RLGC 모델 등가 회로를 통과한 500 MHz, 750 MHz, 1 Gb/s, 1.5 Gb/s의 900-mVpp 231-1 PRBS 입력 신호는 각각 15 mV, 15 mV, 13.7 mV, 6.4 mV의 눈을 가진다. 설계된 송신기 칩은 136×180 um2의 면적을 가지며, 입력 신호가 1 Gb/s 의 속도를 가질 때 1.2 V와 3.3 V 전원전압에 대해 63.7 mW의 전력을 소모한다. 본 논문에서 설명하는 PLL은 65 nm CMOS 공정을 이용하여 설계되었으며, 넓은 출력 주파수 범위와 작은 면적을 위해 링 VCO를 사용하였다. 그 결과 출력 주파수가 6.25 GHz일 때 1 MHz 오프셋에서의 위상 잡음의 값은 -92 dBc/Hz이며, 1 GHz ~ 6.25 GHz의 출력 주파수 범위를 갖는다. 본 PLL의 기준 클록은 25 MHz이다. 설계된 PLL 칩의 전체는 400×900 um2, 코어는 110×395 um2의 면적을 차지한다. 전원 전압은 1.2 V를 사용하였으며, 총 전력 소모는 13.2 mW이다.
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