Graphic DRAM 인터페이스용 5.4Gb/s 클록 및 데이터 복원회로 설계

Abstract

디지털 데이터 통신에서 수신단에서 들어오는 데이터를 다시 복원해 내는 기능은 중요하다. 수신기에서 수신된 데이터 신호는 동기가 맞지 않고 노이즈 성분들이 포함되어 있는 랜덤 데이터이다. 이런 랜덤 데이터를 동기 시켜서 사용하려면 수신기에 입력 데이터의 bit rate의 동일한 주파수를 갖는 클럭이 필요하다. 데이터 전송에 있어서 별도의 클럭을 전송하지 않기 때문에 수신된 데이터 자체내에서 클럭을 생성해야 한다. 본 논문에서는 5.4Gbps half-rate bang-bang 클록 및 데이터 복원회로를 66nm표준 CMOS 공정 파라미터를 기반으로 설계하였다. 그 구성은 다음과 같다. Half-rate Alexander 위상 검출기와 current-mirror 형태의 전하 펌프를 사용했으며, 2차 저대역 통과 여파기(Low-pass filter, LPF)와 4개의 차동 인버터(Differential inverter)로 이루어진 링 타입 전압제어 발진기(Ring VCO)를 사용하였다. 높은 주파수에서의 동작을 보장하고, 노이즈에 대한 영향력을 줄이기 위해 위상 검출기, 전하펌프 및 전압제어 발진기 등의 각 기능 동작 블록을 fully differential 회로로 설계하였다[5]. Decision 회로는 따로 달지 않고 위상 검출기의 내부에서 수신된 데이터를 복원 할 수 있게 하였고, 동작 속도를 확인하기 위해서 MUX(multiplexer)를 달아 수신된 데이터가 제대로 복원이 되는지를 확인하였다. CDR레이아웃을 설계해서 포스트 시뮬레이션도 살펴보았고, 지터를 확인하기 위해 eye-diagram도 확인하였다. CDR회로의 layout core area는 0.16 x 0.16 mm2이다. 0.05ns 의 데이터 천이 기울기를 가진 500mVpp 크기의 213-1 PRBS입력신호에 대하여, 설계한CDR 회로의 복원된 클록과 데이터의 transient 포스트 시뮬레이션 결과를 보았다. 이 때, COB (chip-on-board)에서 발생하는 기생 인덕턴스 및 캐패시턴스를 전기적으로 모델링하여 시뮬레이션 하였다. 5.4Gb/s 213-1 입력 PRBS 신호에 대한 데이터의 출력 eye-diagram을 나타내며, 복원된 데이터의 지터는 40psp-p 이고 복원된 클럭의 지터는 10psRMS이다. 전체 회로는 1.8V 단일 전압을 사용하며, 80mW(mux포함) 의 전력소모를 보인다.;The trend, especially in server applications, is increasing the memory density. As data rates increase, however, it becomes harder to support multiple memory interfaces. A high-speed serial link that achieves Gbps performance has the advantage of low cost and is thus set to become popular. The clock and data recovery is an important key block of serial link. In this paper, 5.4Gbps half-rate bang-bang CDR is adopted in high-speed graphic DRAM interface. The CDR consist of half-rate bang-bang phase detector, current mirror model charge pump instead of V/I converter, 2nd-order loop filter and 4-stage differential ring-type VCO. Furthermore, the PD automatically retimes and demultiplexes the data, generating two 5.4Gb/s sequences. For measurement of speed of the technology, MUX is used. The proposed circuits are designed based on CMOS 66nm fabrication process and the input dataset are pseudo random bit sequences (PRBS) of length 213-1 produces by Matlab. The verification is achieved by HSPICE simulation in the similar real channel environment using capacitors and inductors. We measured jitter characteristics with eye diagram. The proposed circuit is realized in 66nm CMOS process. With input pseudo-random bit sequences (PRBS) of 213-1, the post-layout simulations show 10psRMS clock jitter and 40psp-p retimed data jitter characteristics, and also the power dissipation of 80mW from a single 1.8V supply.