Phase Locked Loops for Mobile System-on-Chips

Abstract

This thesis describes two ring oscillator-based charge-pump PLLs utilized in SoCs. First, a low-jitter fractional-N ring PLL with a 208 MHz, 0.75 mW self-calibrated reference frequency quadrupler (RFQ) is presented, which provides a 4x higher reference clock with minimal deterministic frequency error. The digital assisted calibration technique is exploited to compensate the wide range of frequency and duty cycle errors and to reduce the noise degradation of the analog calibration loop. Instead of using a duty cycle corrector for 2x clock, reuse of a delay cell reduces the power consumption by 50%. The fractional-N ring PLL with the proposed RFQ was implemented in a 4-nm FinFET CMOS process, where the active area of the RFQ is 0.0175 mm2 and the whole PLL occupies the area of 0.109 mm2. The measured RMS jitter of the fractional-N ring PLL is significantly reduced from 6.6 ps to 3.35 ps at the 1.92 GHz output frequency. Second, an integer-N ring PLL with a wide frequency range and PVT-insensitive characteristics is suggested for memory interface, where a process and temperature variation aware current reference (PT-VAR) block is proposed to compensate the frequency deviation of ring oscillator over PVT variations. Also, a dual-path loop filter is utilized to reduce the noise of a resistor in the loop filter and the size of a capacitor for zero. In addition, an NMOS common source amplifier with source-degeneration resistor is utilized to improve the linearity for two paths. The proposed PLL with PT-VAR circuit was realized in a 3-nm GAA CMOS process, occupying 0.012 mm2 and achieving a wide tuning range from 1.2 GHz to 10.6 GHz over PVT variations. The frequency deviation is significantly reduced at 9.6 GHz output frequency due to the PT-VAR circuit.;본 논문은 Mobile SoC 에서 사용되는 두 개의 링 오실레이터 기반 PLL 에 대해 설명한다. 먼저, 입력 주파수를 4 배 높여주는 주파수 체배기를 사용한 낮은 지터를 갖는 링 오실레이터 PLL 은 4 nm FinFET COMS 공정을 이용하여 설계되었다. 제안한 PLL 에 사용된 4 배 입력 주파수 체배기 (RFQ) 는 디지털 지원 보정 기술을 사용하여 넓은 주파수 및 듀티 사이클 오차를 보상하여 예측되는 지터를 최소화한다. 디지털 지원 루프를 사용함으로써, 아날로그 보정 루프의 소음 저하를 줄이고 설계 부담을 완화시킨다. 또한 2 배 주파수의 듀티 사이클 보정기를 사용하는 대신 내부 지연 셀을 재사용하여 전력 소비를 50 % 감소시킨다. 제안된 RFQ 의 면적은 0.0175mm2이며 전체 PLL 은 0.109mm2의 면적을 차지한다. 측정 결과, PLL 의 RMS-지터는 1.92 GHz 의 출력 주파수에서 RFQ 를 사용하지 않았을 때 6.6 ps 에서 3.35 ps 로 확실히 개선되었다. 두 번째로, 메모리 인터페이스에서 사용되는 넓은 주파수 범위와 공정, 전압 및 온도 변화에 둔감한 정수-N 링 PLL 을 설명한다. 제안된 프로세스 및 온도 변화에 대응하는 전류 참조 (PT-VAR) 블록은 공정, 전압 및 온도 변화에 따른 링 오실레이터의 주파수 편차를 보상한다. 제안한 PLL 은 이중 경로 루프 필터를 사용하여 루프 필터의 저항기의 소음과 캐패시터 크기를 줄이고, NMOS 공통 소스 증폭기에 소스 감쇠 저항을 사용하여 오실레이터 이득의 선형성을 향상시킨다. 제안한 PT-VAR 회로를 사용하는 링 오실레이터 PLL 은 3 nm GAA CMOS 프로세스를 사용하여 구현되었으며 0.012mm2의 면적을 차지한다. 제안된 PLL 은 공정, 전압 및 온도 변화에 상관없이 1.2 GHz 에서 10.6 GHz 까지의 넓은 주파수 조정 범위를 갖는다. PT-VAR 회로를 사용하여 9.6 GHz 출력 주파수에서 공정, 전압 및 온도 변화에 따른 주파수 편차가 크게 감소하였다.