Poly-Si 1T-DRAM Array의 Disturbance 감소 기법 연구

Abstract

빅데이터 사회를 맞아 방대한 양의 데이터를 고속으로 처리해야 한다. 따라서 빠르고 정확한 처리를 위해 고집적, 고성능 메모리의 필요성이 높아지고 있고, 그 중에서도 Dynamic Random Access Memory(DRAM)이 다양한 전자 제품에 주 메모리로써 사용되고 있다. 많은 곳에 사용되고 있는 DRAM은 현재 1트랜지스터 -1캐패시터(1T-1C)의 구조로 이루어져 있으며, 메모리의 집적도를 높이기 위 해 소자의 물리적 크기를 줄이려는 시도가 꾸준히 이루어지고 있다. 그러나 캐패 시터 내의 전하량을 통해 데이터를 판별하는 DRAM의 특성 상 캐패시터의 용량 이 일정 기준 이상으로 유지되어야 하는데, 캐패시터 공정이 한계에 다다름에 따 라 한정된 면적에서 캐패시터 용량을 유지하며 메모리의 집적도를 향상시키는 데 에 어려움이 있다. 따라서 기존의 DRAM을 대체하기 위해 여러 차세대 메모리 소자들이 연구되고 있다. 그 중 소자의 집적도 향상에 유리하고 기존 DRAM과 비교해 공정이 간단 한 capacitor-less 1T-DRAM이 주목받고 있는데, 이는 하나의 SOI(Silicon On Insulator) 트랜지스터만을 이용해 소자에 흐르는 전류의 차이로 데이터를 판별 한다. 또한, single crystalline silicon, Poly-Si(polysilicon) 등 body에 사용하는 물질에 따라 각기 다른 특성을 가지게 되는데 poly-Si을 사용하는 경우, 전하의 저장 공간으로써 트랜지스터 내부의 GB(grain boundary)를 사용하여 hole을 trap하고 방출하는 원리를 통해 동작한다. 이렇게 GB를 활용하기 때문에 floating body의 neutral 영역과 같이 전하를 저장할 수 있는 공간을 따로 확보하지 않아도 된다. 따라서 body 두께를 얇게 만들 수 있어 FD-SOI(Fully Depleted SOI) 소자에서도 동작이 가능해 빠른 속도를 기대할 수 있을 뿐만 아니라 silicon 1T-DRAM 과 비교해 공정이 쉽고 경제적이며, 3D로 적층이 가능하여 집적도를 보다 높일 수 있다. 이러한 여러 장점들로 인하여 poly-Si 1T-DRAM에 관한 연구가 활발히 이루 어지고 있다. 다만, 대부분의 기존 연구들이 poly-Si 1T-DRAM의 메모리 소자 로써 성능 향상을 위해 단일 소자 특성에 대한 연구가 이루어지고 있는데 비하여, 본 논문에서는 poly-Si 1T-DRAM array 구조에서 발생하는 disturbance 문제 점과 이를 해결하기 위한 동작전압, array 구조에 대해 연구하였다.;Recently, we need a high-density, high-performance memory cells to process big data quickly and efficiently. Among the memory cells, Dynamic Random Access Memory (DRAM) is typically used. But conventional DRAM which composed of one transistor and one capacitor has a scaling issue. A capacitor-less one-transistor DRAM that uses polysilicon body (Poly-Si 1T-DRAM) have been studied to overcome the issues of conventional 1T-1C DRAM. Poly-Si 1T-DRAM uses grain boundaries (GB) to store charges, and the trapped charges create a difference in current according to the written data. Also, poly-Si 1T-DRAM has advantages of being able to use fully depleted-silicon on insulator (FD-SOI) and 3D stacked architecture over crystalline Si 1T-DRAM. Due to these many advantages, poly-Si 1T-DRAM has been intensively studied but, most of the studies conducted performance studies focusing on unit device. The memory devices work by grouping multiple unit cells together. Therefore, it is necessary to study memory performance when the unit cell operate in an array structure. In this paper, we proposed a method to improve the memory performance of poly-Si 1T-DRAM by optimizing the array structure and operating voltage by analyzing a disturbance of the memory cell under various conditions.