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소프트웨어 정의 네트워크 환경에서의 플로우 테이블 검색을 위한 하드웨어 가속기 설계

Title
소프트웨어 정의 네트워크 환경에서의 플로우 테이블 검색을 위한 하드웨어 가속기 설계
Other Titles
Hardware Accelerator Design for Flow Table Lookup in Software Defined Network
Authors
이하나
Issue Date
2018
Department/Major
대학원 전자전기공학과
Publisher
이화여자대학교 대학원
Degree
Master
Advisors
임혜숙
Abstract
현재 네트워크는 각각의 네트워크 장비에서 개별적 연산을 토대로 트래픽을 처리하는 분산 제어 방식으로, 전체 네트워크를 관리하고 운용하는 데 있어 어려움이 따르기 때문에 이를 해결하고자 소프트웨어 정의 네트워크(Software Defined Network, SDN)가 제안되었다. SDN은 하나의 SDN 컨트롤러에서 전체 네트워크 트래픽을 처리하기 위한 연산을 수행하고 각각의 SDN 스위치에서는 이를 토대로 트래픽을 처리함으로써, 중앙 집중 제어 방식으로 전체 네트워크를 쉽게 관리할 수 있게 되었다. 오늘날의 인터넷 트래픽은 각종 기술의 발달과 함께 계속해서 증가하고 있으며, 이로 인해 SDN 스위치 내부로 입력되는 패킷의 속도도 자연히 증가하게 되었다. SDN 스위치에서는 패킷이 내부로 입력되는 속도에 맞춰 선-속도(line-speed)로 12개의 필드(오픈 플로우 1.0 버전 기준)로 구성된 플로우 테이블(flow table) 검색을 수행해야 하기 때문에, 이를 위해 빠른 속도로 패킷을 처리할 수 있는 하드웨어 가속기의 필요성이 대두되었다. 플로우 테이블 검색은 총 12개의 필드 중 패킷 검색을 위해 원하는 필드를 선택하고 이를 적용하여 패킷 포워딩을 수행하는 방식으로, 기존 네트워크에서 사용되는 패킷 분류와 그 방식이 매우 유사하다. 패킷 분류는 라우터 내부로 입력되는 패킷을 미리 정의된 플로우에 따라 구별하여 클래스에 따른 서비스를 제공하는 패킷 포워딩 방식으로, 이를 위해 다양한 알고리즘들이 제안되어 왔다. SDN 스위치에서 이루어지는 플로우 테이블 검색의 수행 방식이 패킷 분류와 유사하다는 것은 패킷 분류를 위해 제안된 기존의 효과적인 구조가 플로우 테이블 검색에 적용될 수 있다는 의미가 된다. 본 논문에서는 패킷 분류를 위해 제안된 기존의 알고리즘들 중에서 블룸 필터를 사용한 튜플 프루닝 알고리즘을 선택하여 이를 하드웨어로 구현하였다. VerilogHDL을 사용하여 설계를 수행하였고, 이를 FPGA 보드에 프로그래밍하여 플로우 테이블 검색을 위한 하드웨어 가속기를 구현하였다. 하드웨어 가속기의 성능을 높이기 위해 기본 구조에 파이프 라이닝과 병렬 검색 구조를 도입하며 실험을 수행하였다. 가장 최신 버전의 하드웨어 가속기에서 하나의 인풋(input)을 처리하는 데 평균 98.5 사이클이 소요되었으며, 이를 통해 시스템 클락이 100MHz인 환경에서의 패킷 처리량(throughput)은 1.02 million packets per second 임을 알 수 있다.;The current Internet architecture has distributed control planes that process routing protocols based on individual operations in each network device. Therefore, it is difficult to manage and control the entire network. To solve this problem, a Software Defined Network (SDN) has been proposed. In the SDN environment, a remote SDN controller is responsible for the control plane to handle the entire network traffic and each SDN switch handles incoming traffic based on the flow table provided by the remote controller. Hence the entire network can be easily managed by a centralized control method. The Internet traffic continues to grow with advances in link technology, which in turn increases the speed of packets entering each SDN switch. SDN switches must perform a flow table lookup consisting of 12 fields (based on Open Flow 1.0 version) at a line-speed. Therefore, hardware accelerators capable of processing packets at high speed for SDN switches are essential for the realization of the SDN. The flow table lookup for packet forwarding can be efficiently performed by selecting a desired set of fields among a total of 12 fields. In this sense, it is very similar to packet classification problem used in the current Internet. The packet classification classifies input packets according to predefined rules and the packets are treated by the service defined in the matching class. Since packet classification has been applied for a long time, many efficient algorithms have already been proposed. In this thesis, we claim that the flow table lookup problem for SDN switches has the same characteristic as the packet classification problem. In other words, efficient packet classification architectures can be effectively applied for flow table lookup architectures for SDN. A packet classification algorithm named ‘Tuple Pruning using Bloom Filters for Packet Classification’ has been selected for our purpose among the existing algorithms proposed to classify packets. We have designed it with Verilog HDL. By programming it on a FPGA board, we implemented a hardware accelerator for the SDN flow table lookup. In order to improve the performance of our hardware accelerator, pipelining and parallel search structure were applied. Our hardware accelerator took 98.5 cycles in average to process one input packet. As a result, the throughput is 1.02 million packets per second in the FPGA environment where the system clock is 100MHz.
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일반대학원 > 전자전기공학과 > Theses_Master
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