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Hardware Accelerator for IP Address Lookup on FPGA

Title
Hardware Accelerator for IP Address Lookup on FPGA
Authors
LI, QINGLING
Issue Date
2018
Department/Major
대학원 전자전기공학과
Publisher
이화여자대학교 대학원
Degree
Master
Advisors
임혜숙
Abstract
Due to the rapid increases of the Internet traffic and applications, Internet routers should satisfy various requirements. To cope with the high speed of traffic rates, routers should forward the millions of packets with wire-speed. Internet routers perform the forwarding through address lookup using the destination Internet Protocol (IP) address of arrived packets. Thus, fast IP address lookup is one of the most challenging tasks in packet forwarding. The IP address lookup in a router determines the output port that the arrived packets should be forwarded to. The difficulty of IP address lookup procedure is caused by classless inter-domain routing (CIDR) scheme, in which an incoming address can match several network prefixes of various lengths. Hence, the IP address lookup uses the longest prefix match (LPM) which finds out the longest prefix matching the destination address of the arrived packet. Hence, efficient IP address lookup algorithms should be provided. Various algorithms for IP address lookup are proposed in the last couple of years. A Bloom Filter is a space-efficient data structure that can be stored in an on-chip memory. Because the time to access an on-chip memory is faster than the time to access an off-chip memory, Bloom filter based architectures are popularly studied. In this thesis, a high speed and flexible architecture for IP address lookup is implemented with a FPGA. Our implemented IP address lookup architecture is based on Vectored Bloom Filter (VBF). The VBF is an efficient architecture to obtain the output port with accessing the on-chip memory only. An off-chip hash table is constructed to solve the case when the output port is not obtained from the on-chip VBF. The construction procedure of the VBF and the hash table are not necessarily performed in real-time, since rebuilding a routing table does not frequently occur, and hence the construction procedure is implemented with software. The search procedure is implemented with a single FPGA after the construction part is built.;인터넷 트래픽과 인터넷 응용프로그램들이 급속히 증가하고 있음에 따라, 라우터는 인터넷의 다양한 요구사항을 만족해야 한다. 빠르게 증가하는 인터넷 트래픽을 처리하기 위해서는 라우터가 유선 속도로 수백만 개의 패킷을 전달해야 한다. 인터넷 라우터는 수신된 패킷의 목적지 인터넷 프로토콜 (IP) 주소를 사용하여 주소 검색을 통해 포워딩을 수행한다. 따라서 고속 IP 주소 검색은 패킷 포워딩에서 가장 어려운 작업 중 하나이다. 라우터에서의 IP 주소 검색은 패킷의 목적지 주소를 사용하여 출력 포트를 결정한다. IP 주소 검색의 어려움은 입력 주소가 다양한 길이의 여러 네트워크 프리픽스와 일치 할 수 있는 Classless Inter-Domain Routing(CIDR) 방식으로 인해 발생한다. 따라서 IP 주소 검색은 수신된 패킷의 목적지 주소와 가장 길게 일치하는 프리픽스를 찾는 “가장 긴 프리픽스 일치 (Longest Prefix Match, LPM) 방식”을 사용한다. 따라서 효율적인 IP 주소 검색 알고리즘이 필요하다. IP 주소 검색을 위한 다양한 알고리즘이 지난 몇 년 동안 제안되었다. 블룸 필터는 온칩 메모리에 저장할 수 있는 공간 효율적인 데이터 구조이다. 온칩 메모리에 액세스하는 시간이 오프 칩 메모리에 액세스하는 시간보다 짧기 때문에 블룸 필터 기반 구조가 활발히 연구되고 있다. 본 논문에서는 FPGA를 이용하여 IP 주소 검색을 위한 고속 구조를 구현했다. 구현 된 IP 주소 검색 구조는 Vectored Bloom Filter (VBF)를 기반으로 한다. VBF는 온칩 메모리에 저장된 블룸 필터를 액세스하여 출력 포트를 얻는 효율적인 아키텍처이다. 오프-칩 메모리에 저장되는 해시 테이블은 온칩 VBF에서 출력 포트를 얻을 수 없는 경우를 해결하기 위해 만들어 졌다. VBF 및 해시 테이블의 업데이트는 자주 발생하지 않기 때문에 실시간으로 수행될 필요가 없으므로 테이블 구축 파트는 소프트웨어로 구현되며, IP 주소 검색 파트는 구축 파트가 빌드 된 후 단일 FPGA로 구현되었다.
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일반대학원 > 전자전기공학과 > Theses_Master
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