A Unified Low-Power Technique for Processor and Memory in Real-Time Task Scheduling

Abstract

Reducing power consumption in the design of real-time embedded systems has been taken one of the topics mostly studied over the past several decades. In particular, power optimization of battery-based systems such as mobile robots, wearable computers, industrial controllers, and wireless sensors is critically important because it directly affects the life span of the systems. Besides, as applications become increasingly sophisticated and processing power increases, power-saving techniques for real-time embedded systems are becoming even more important. Dynamic voltage/frequency scaling (DVFS) techniques have been widely used for embedded processors to save energy consumption. In DVFS, we lower the voltage of a processor when the load of tasks is less than the processor’s full capacity, thereby reducing power consumptions without violating the deadline of real-time tasks. Meanwhile, recent research has shown that memory subsystems are getting reached to a significant portion of power consumption in mobile embedded systems as memory-intensive applications progressively increase. To reduce energy consumption in memory subsystems, non-volatile memory technologies have emerged, which consume less power than DRAM but provide relatively slow access latency. By considering this, we adopt hybrid memory architectures consisting of DRAM and non-volatile memory in order to reduce power consumption without performance degradations. The main contribution of this dissertation is that the power consumption of real-time embedded systems can be further reduced by combining dynamic voltage/frequency scaling of processors with task allocation in hybrid memory. If a task set is schedulable in a low voltage mode of a processor, we can expect that the task set will still be schedulable even with slow memory. In order to minimize the power consumption of real-time embedded systems, we set up a task model considering hybrid memory systems and variable voltage mode processors. Our model tightly evaluates the worst case execution time of a task by considering the overlapped operation time between the processor and memory, thereby reducing the power consumption of real-time embedded systems by 36% on average.;실시간 임베디드 시스템의 설계 시 전력 소모를 줄이는 것은 매우 중요한 주제로 이에 대한 많은 연구가 지난 수십 년간 진행되어 왔다. 특히, 배터리 기반으로 동작하는 모바일 로봇, 착용형 컴퓨터, 산업용 제어기, 무선 센서 등에서 전력 소모를 줄이는 것은 시스템의 수명 연장과 직결되므로 더욱 중요한 의미를 지닌다. 최근에 응용 프로그램이 점점 정교해짐에 따라 소모되는 전력도 증가하게 되어, 이러한 임베디드 시스템의 전력 절감 기술은 점점 더 중요해지고 있다.실시간 임베디드 시스템의 전력 소모를 줄이기 위한 기술로 프로세서의 전압을 동적으로 조절하는 기술이 연구되어 왔다. CMOS 회로 기술에 기반한 전압조절 기법은 태스크의 작업량이 프로세서의 처리 용량에 못미칠 경우 공급 전압을 낮추더라도 태스크의 데드라인을 보장할 수 있음을 활용하는 것이다. 한편, 최근에는 메모리 집약적인 애플리케이션의 증가로 임베디드 시스템의 전력소모 중 메모리가 차지하는 비중이 급격히 증가하고 있다. 이러한 막대한 전력소모를 줄이기 위해 저전력성을 지원하는 비휘발성 메모리 기술이 주목받고 있으나, DRAM에 비해 성능이 떨어져 이를 DRAM 대체 메모리로 사용하는 것은 어려운 상황이다. 이에 본 논문에서는 비휘발성 메모리와 DRAM을 함께 사용하여 메모리 시스템의 전력 소모를 절감하고자 한다. 본 학위 논문의 핵심 기술은 비휘발성 메모리와 DRAM으로 구성되는 이기종 메모리 상의 태스크 배치 문제와 프로세서의 동적 전압조절 기법을 결합하여 실시간 시스템의 전력 소모를 더욱 절감하는 것이다. 낮은 전압의 프로세서로 태스크의 스케줄링이 가능한 시점에는 메모리의 성능이 낮아지더라도 여전히 스케줄링이 가능할 것이라는 점에 착안하여 본 논문은 이러한 태스크를 비휘발성 메모리에 배치하여 전력소모를 더욱 줄이고자 한다. 이를 위해 본 논문은 이기종 메모리와 다중 전압 모드 프로세서를 고려한 태스크 모델을 정립한 후 이를 고려한 스케줄링을 통해 실시간 시스템의 전력 절감을 극대화한다. 특히, 제안한 기법은 태스크의 최악 실행 시간 설정시 메모리와 프로세서에서의 소요 시간 중첩을 최대한 활용하여 실시간 시스템의 전력 소모를 평균 36% 줄일 수 있음을 보인다.