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Gigabit Optical Receiver Arrays in Sub-micron CMOS

Title
Gigabit Optical Receiver Arrays in Sub-micron CMOS
Authors
김다영
Issue Date
2017
Department/Major
대학원 전자공학과
Publisher
이화여자대학교 대학원
Degree
Master
Advisors
박성민
Abstract
In this thesis, various gigabit optical receiver arrays realized in sub-micron CMOS technologies are presented for the applications of LADAR systems and active optical cables. For LADAR systems, a 1-Gb/s dual-channel replica feedforward transimpedance amplifier(TIA) array is realized in a 0.18-m CMOS technology. It exploits the voltage-mode CMOS feedforward(VCF) input stage with its replica circuit for differential signaling to exclude passive low pass filters, thus improving integration level and reducing chip area. It also helps to alleviate crosstalk problems between channels and to efficiently reject common-mode noises such as power supply noise. Measured results demonstrate 70-dBΩ transimpedance gain and 830-MHz bandwidth for 23-mW per channel power dissipation from a 1.8 V supply voltage. It obtains 9-dB better PSRR compared to a single-ended TIA. The dual-channel array occupies the area of 1.0 x 0.73 mm2, including I/O pads. For active optical cables, a number of multi-channel gigabit optical receiver arrays are realized. First, a 4-Gb/s 4-channel TIA array is realized in a 0.11-m CMOS technology. It exploits a voltage-mode inverter(INV) TIA with its replica circuit for low noise characteristics. Also, an equalizer is incorporated to help the bandwidth increase by compensating the limited bandwidth characteristics of the INV input stage. Simulation results show 60-dBΩ transimpedance gain and 2.4-GHz bandwidth for 17-mW per channel power dissipation from a 1.2 V supply voltage. The 4-channel TIA array occupies the area of 1.0 x 1.74 mm2, including I/O pads. Second, a 4-Gb/s dual-channel TIA array with IPD monitoring function is realized in a 0.13-m CMOS technology. The IPD monitoring function is added to the previous 4-Gb/s INV-TIA array to consistently monitor the average photocurrents of the utilized photodiode array. Simulation results show 60-dBΩ transimpedance gain and 1.9-GHz bandwidth for 17-mW per channel power dissipation from a 1.2 V supply voltage. The dual-channel TIA array occupies the area of 0.77 x 1.1 mm2, including I/O pads. Third, a 6-Gb/s 4-channel TIA array is realized in a 0.11-m CMOS technology. It uses inductive peaking techniques for bandwidth extension, providing 56-dBΩ transimpedance gain and 6.6-GHz bandwidth for 16-mW per channel power dissipation from a 1.2 V supply voltage. The 4-channel TIA array occupies the area of 2.24 x 3.81 mm2, including I/O pads.;본 논문에서는 sub-micron CMOS 공정을 이용한 LADAR 시스템 및 액티브 광 케이블용 기가비트 광 수신기 회로를 소개한다. LADAR 시스템 응용으로 1-Gb/s 전송속도를 갖는 듀얼-채널 리플리카 피드포워드 트랜스임피던스 증폭기를 0.18-m CMOS 공정으로 설계하였다. 수동 소자로 이루어진 저대역 필터를 사용하지 않고 차동 신호를 만들기 위해 입력단으로 리플리카 회로를 갖는 VCF 입력단을 사용하여 칩 면적을 줄여 집적도를 향상시켰으며, 채널 간의 crosstalk 문제 완화 및 전원전압의 잡음과 같은 공통모드 잡음을 효과적으로 제거하였다. 측정 결과 70 dBΩ의 트랜스임피던스 이득과 830 MHz의 대역폭, 그리고 single-ended 구조보다 9 dB 나은 PSRR을 얻을 수 있었다. I/O 패드를 포함하는 전체 칩은 1.0 x 0.73 mm2 면적을 차지하며 1.8 V의 전원 전압에 대해 채널 당 23 mW의 전력을 소모하는 것으로 측정되었다. 액티브 광 케이블 응용을 위한 다 채널 기가비트 광 수신기를 3가지 방법으로 설계하였다. 먼저, 4-Gb/s 전송속도를 갖는 4 채널 트랜스임피던스 증폭기를 0.11-m CMOS 공정으로 설계하였다. 입력 단으로 리플리카 회로를 갖는 전압 모드의 인버터 TIA를 사용하여 저 잡음 특성을 갖도록 하되 대역폭이 넓지 않은 한계점을 극복하기 위해 이퀄라이저 단을 사용하였다. 시뮬레이션 결과 60 dBΩ의 트랜스임피던스 이득과 2.4 GHz의 대역폭을 가지며 1.2 V의 전원 전압에 대해 채널 당 17 mW의 전력을 소모한다. I/O 패드를 포함하는 전체 칩은 1.0 x 1.74 mm2 면적을 차지한다. 두 번째로 4-Gb/s 전송속도를 가지며 포토다이오드 전류를 지속적으로 모니터링하는 기능을 갖는 듀얼 채널 트랜스임피던스 증폭기를 0.13 CMOS 공정으로 설계하였다. 시뮬레이션 결과 60 dBΩ의 트랜스임피던스 이득과 1.9 GHz의 대역폭을 가지며 1.2 V의 전원 전압에 대해 채널 당 17 mW의 전력을 소모한다. I/O 패드를 포함하는 전체 칩은 0.77 x 1.1 mm2 면적을 차지한다. 마지막으로 6-Gb/s 전송속도를 갖는 4 채널 트랜스임피던스 증폭기를 0.11 CMOS 공정으로 구현하였다. 넓은 대역폭을 위해 시리즈 인덕티브 피킹 기술을 사용하였다. 시뮬레이션 결과 56 dBΩ의 트랜스임피던스 이득과 6.6 GHz의 대역폭을 가지며 1.2 V의 전원 전압에 대해 채널 당 16 mW의 전력을 소모한다. I/O 패드를 포함하는 전체 칩은 2.24 x 3.81 mm2 면적을 차지한다.
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