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DVD player를 위한 post processor의 설계

Title
DVD player를 위한 post processor의 설계
Authors
정혜진
Issue Date
2003
Department/Major
과학기술대학원 정보통신학과
Publisher
이화여자대학교 과학기술대학원
Degree
Master
Abstract
DVD player는 DVD disc에 있는 데이터를 읽어서 decoding한 후에 다양한 후처리 기능을 제공해야 한다. 현재 시중에 제품으로 출시되어 나오는 DVD player는 그 기능에 있어 크게 세 가지로 나누어 볼 수 있다. 첫 째는 frame 데이터를 읽어서 화면에 뿌리는 기능인 MPEG2 video decoding, 둘 째는 이러한 frame 데이터와 함께 DVD disc에 들어있는 또 다른 데이터인 자막이나 메뉴를 화면에 뿌리기 위한 기능인 Sub-Picture Unit(SPU) decoding, HighLight Information(HLI) decoding, 마지막으로 셋 째는 사용자의 요구에 따라 화면에 출력되는 형식을 선택하거나, 특정 화면을 확대해서 보게 하거나, 화면의 색상, 명도, 채도 등을 조절하게 하는 기능인 post processing이 그것이다. 본 논문에서는 이러한 DVD player의 세 가지 기능 중에서 post processor block을 구현하였으며, 이는 내부적으로 size conversion, zooming, image enhancement 기능을 제공한다. 각각의 블록들이 순차적으로 진행되는 데 있어 output frame 데이터를 저장하도록 하기 위해 메모리가 필요한데, 본 논문에서는 이 메모리가 동작을 ideal하다고 가정하고 설계하였다. 또한 system clock은 모든 block이 input frame rate에 맞춰서 계산이 가능하도록 결정하였다. 하드웨어 설계를 위해 Verilog-HDL을 사용하였고, synthesis를 위해 Design Analyzer tool과 삼성 0.35㎛ STD90 Standard Cell library를 이용하였다. 그 결과 size conversion block 과 zoom block은 65.222 Mhz에서 합성하였을 때 각각 90946, 4775 게이트의 면적을 얻었다. 그리고 Image enhancement block은 67.14 Mhz에서 합성하였을 때 35534 게이트의 면적을 얻었다. ;A DVD player provides various ways of processing the decoded data obtained from a DVD disc. Most DVD players provide 3 main functions : MPEG-2 Video decoding, Sub-Picture Unit(SPU) decoding, and Post processing. Post processing includes the following : selection of display type, zooming the frame, and adjustment of image quality such as sharpness, hue and saturation. This thesis describes the implementation of post processor block that can be used as a DVD graphic processor. The post processor block consists of three subblocks. Those are the size conversion block, the zoom block and the image enhancement block. For the post processor operation, memory is needed between the subblocks. This memory stores output frame data of each block. The system clock is decided according to the input frame rate of each block. The blocks are implemented in Verilog-HDL. Logic Synthesis of size conversion block and zoom block resulted in 90946 and 4775 gates at 65.222 Mhz operation. Image enhancement block resulted in 35534 gates at 67.14 Mhz operation. This result is based on Samsung 0.35㎛ STD90 standard cell library.
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과학기술대학원 > 정보통신학과 > Theses_Master
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