SoC 설계를 위한 IP interface의 성능 분석

Abstract

The objective of VCI is to obtain a general interface, such that Intellectual Property(IP) can be connected to Systems-on-Chips(SoC) of any chip integrator. The interface can be used as a point-to-point connection if needed and also as an interface to a bus connector. This thesis presents the performance analysis results of the VCI integrated with AMBA and WISHBONE system bus, respectively. There are three complexity levels for the VCI: Peripheral(PVCI), Basic(BVCI), and Advanced VCI(AVCI). BVCI was selected, which is suitable for most applications. BVCI was realized in Verilog HDL. To improve performance FIFO was added in AHB master. And VCI modules was implemented in combinational logic. So system was simulated at various situations to know how much performance was improved.;본 논문에서는 실제 SOC에 많이 사용되고 있는 AMBA bus와 WISHBONE bus에 Virtual Component Interface(VCI)를 결합하여 다양한 경우에 대하여 그 성능을 분석하여 보았다. VCI는 미국의 VSIA사에서 제안되었는데, 추가적으로 bus에 연결되는 protocol로 정의되었다. VCI는 같은 기능의 IP라고 하더라도 bus의 종류에 따라서 설계를 달리 해야 하는 불편함은 없앨 수 있다는 장점이 있다. 그러나, 추가되는 VCI module들로 인해 delay가 증가되는 단점도 있다. 따라서 master module을 bus에 붙일 때 쓰이는 interface module에 FIFO를 넣어 성능을 개선시키고자 하였다. FIFO를 추가함으로써 master는 bus를 사용할 수 있는 권한을 부여받지 않았을 때라도, 버스의 상태와 상관없이 instruction을 발생시킬 수 있다. 또한 grant 받았을 때 FIFO에 저장된 instruction을 연속적으로 bus에 실을 수가 있기 때문에 성능이 개선된다. 이것을 다양한 경우로 나누어 simulation하였는데, FIFO의 크기가 1일 때보다 8일 경우가 평균적으로 62.9 %의 delay를 감소시키는 것으로 나타났다. 또한 VCI module들로 인한 delay를 줄이기 위해 combinational logic으로 VCI module을 구현하여 보았다. VCI initiator와 VCI target module을 모두 combinational logic으로 구현하였을 경우에는 FIFO의 크기가 1이면 41.3%, FIFO의 크기가 8이면 21.7%의 delay를 감소시킬 수 있었다.