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High-Speed CMOS Front-End Circuits for Optical and RF Transceivers

High-Speed CMOS Front-End Circuits for Optical and RF Transceivers
Issue Date
대학원 전자공학과
이화여자대학교 대학원
This thesis describes a number of high-speed CMOS analog circuits for wired and wireless communication systems. As for the design of transmitters, a 4-Gb/s optical transmitter is first presented. By utilizing a 0.18-μm CMOS technology, a 4-Gb/s VCSEL driver is realized with the proposed PLA (PMOS-load array) modulation control scheme which can alleviate the pulse-width distortion problem. The optical transmitter chip occupies the area of 1.2 x 0.6mm² and 100mW from a single 1.8V power supply. Second, a LDD (laser diode driver) circuit is designed in a 0.35-μm CMOS technology. A new architecture is proposed to achieve high-performance signals and large output currents to drive low-cost laser diodes. Thus, the proposed LDD satisfies the demanding design specifications: particularly, the output currents reach several hundred milliampere with good signal integrity. As for the design of receivers, a 2.5-Gb/s 4-channel optical receiver array is first realized in a standard 0.18-μm CMOS process. The receiver exploits the input configuration of CG-TIA (common-gate transimpedance amplifier), so as to achieve sufficient bandwidth. The following LA (limiting amplifier) provides both high voltage gain and wide bandwidth, simultaneously. Also, TMDS-OB (transition minimized differential signaling output buffer) is utilized as an output buffer for transmitting high-speed serial data. The optical receiver chip occupies the area of 2.26 x 1.15mm² and each channel dissipates 102mW from a 1.8V and 3.3V power supply. Second, a SF-LNA (selective feedback low-noise amplifier) is realized in a 0.18-μm CMOS technology for the applications of RF receivers, particularly to cover a number of wireless multi-standards. The SF-LNA is designed to select only the wanted frequency bands by exploiting notch filter, with no significant increase of cost and power dissipation. The SF-LNA chip demonstrates the measured results of the power gain (S21) of 11.5~13dB and the broadband input/output impedance matching of less than -10dB within the frequency bands of 820~960MHz and 1.5~2.5GHz, respectively. The chip occupies the area of 1.17 x 1.0mm² and dissipates 15mW from a single 1.8V power supply.;본 논문에서는 CMOS 공정을 이용하여 유선 및 무선통신용 송·수신기를 위한 초고속 아날로그 회로설계를 소개한다. 송신단에서는 첫째 4-Gb/s 광송신기를 0.18-μm CMOS 공정을 이용하여 설계하였다. 설계된 광송신기에서 메인 VCSEL 드라이버단은 PWD문제를 해결하기 위해, PMOS-load array를 이용하여 modulation 전류를 조절할 수 있도록 하였다. 전체 송신기 칩은 1.2 x 0.6mm²의 면적을 차지하며, 1.8V 전원전압으로부터 100mW 전력을 소비한다. 둘째, LD를 구동하기 위해 큰 출력 전류를 갖는 LD 드라이버를 0.35-μm CMOS 공정을 이용하여 설계하였다. 설계된 LD 드라이버는 수백 mA의 깨끗한 펄스 형태의 출력 전류를 제공한다. 수신단에서는 첫째 4채널 2.5-Gb/s 광수신기를 0.18-μm CMOS 공정을 이용하여 설계하였다. 설계된 광수신기는 CG-TIA를 입력단과 높은 전압이득과 넓은 대역폭을 동시에 제공하는 LA 그리고 출력 버퍼로 구성되었다. 광수신기 전체 칩은 2.26 x 1.15mm²의 면적을 차지하며 1.8V와 3.3V 전원전압으로부터 한 채널당 102mW의 전력을 소모한다. 둘째, 다양한 무선통신 시스템 표준을 포함하는 Selective-feedback LNA를 0.18-㎛ CMOS 공정을 이용하여 설계하였다. 노치필터를 이용하여 원하는 주파수 대역만 통과시키는 주파수 응답을 얻었고, 측정 결과 824~960MHz와 1.57~2.5GHz 주파수 대역에서 각각 13dB 및 11.5dB의 전력이득 (S21)을 얻었다. 또한, 원하는 주파수 대역 내에서 입력 및 출력 임피던스 매칭 (S11/S22)은 각각 -10dB 이하로 50Ω 매칭되었다. 제작한 칩은 1.8V의 단일 전원전압으로부터 15mW의 낮은 전력을 소모하고, 1.17 x 1.0mm² 면적에 구현하였다.
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