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High-speed building blocks for optical transceivers

High-speed building blocks for optical transceivers
Issue Date
대학원 전자정보통신공학과
이화여자대학교 대학원
This thesis describes the design of a high-speed building blocks for optical transceivers. In the transmitter design, a 2.5Gb/s optical transmitter has been realized in a 0.18-μm CMOS technology. The TX drives a dual channel VCSEL array at 2.5Gb/s, equipped with the APC (5-15mA) and AMC (5-20mA_(pp)) loops for constant and reliable optical power outputs. The TX chip dissipates 200mW/ch from a single 1.8-V supply. The dual channel transceiver array chip occupies the area of 1.4 x 1.3mm². In the receiver, a 10Gb/s inductorless wideband amplifier is designed by utilizing a 0.13-μm CMOS process. The amplifier demonstrates 17.4-dB gain and 13-GHz bandwidth for 45mW power dissipation from a single 1.2-V supply. The whole receiver chip occupies the area of 1.1 x 1.1mm². Also, a CDR circuit is designed in a 0.18-μm CMOS technology, achieving 10-Gb/s operations with no inductive peaking. It reveals a potential for standard digital CMOS technologies to reach very high-speed operations. The innate VCO has 5GHz center frequency with the coarse tuning range of 1GHz/V, and the fine tuning range of 200MHz/V. The CDR core dissipates 200mW and the whole chip consumes 590mW from a single 1.8-V supply, respectively. The CDR chip occupies the area of 1.5 x 1.1mm². The transceiver circuits employing these building blocks provide feasible low-power and low-cost solutions for high-speed parallel digital interfaces.;본 논문은 광통신 송·수신기를 위한 초고속 building block에 대해 설명한다. 송신단에서는 0.18μm CMOS 공정을 이용하여 2.5Gb/s VCSEL 드라이버를 설계하였다. 송신기는 2.5Gb/s의 속도로 두 채널 VCSEL array를 구동한다. 이 때, APC (5-15mA)와 AMC (5-20mA_(pp)) control을 이용하여 일정하고 안정적인 광 출력 파워를 송신한다. 송신기 칩은 1.8V 전원전압으로부터 200mW/ch 전력을 소비한다. 설계된 전체 2채널 송·수신기는 1.4 x 1.3mm²의 면적을 차지한다. 수신단에서는 0.13μm CMOS 공정을 이용하여 10Gb/s 의 광대역 증폭기를 인덕터 없이 설계하였다. 설계된 광대역 증폭기는 17.4dB의 전압이득과 13GHz의 대역폭을 갖는다. 광대역 증폭기는 1.2V 전원전압을 사용하며, 코어회로는 45mW의 전력을, 전체 칩은 82.8mW의 전력을 소비한다. 수신단 전체 칩은 1.1 x 1.1mm²의 면적을 차지한다. 수신단의 CDR 블록은 0.18μm CMOS 공정을 이용하여 설계되었다. CDR 회로는 5GHz의 VCO와 half-rate PD를 이용하여 10Gb/s로 동작하며, 인덕터사용없이 초고속 동작이 가능하도록 설계하였다. 내장된 VCO는 5GHz의 중심주파수를 가지며, 1GHz/V의 coarse 튜닝범위, 200MHz/V 의 fine 튜닝범위를 갖는다. CDR 코어 회로는 200mW의 전력을 소비하고, 전체 칩은 1.8V의 전원전압을 통하여 590mV의 전력을 소비한다. 설계된 칩은 1.5 x 1.1mm²의 면적을 차지한다. 서술된 building block들을 이용한 광통신용 송·수신기는 초고속 시리얼 및 병렬 디지털 인터페이스 회로 및 시스템에서 효과적인 저 전력 및 저가의 솔루션을 제공한다.
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