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High-speed Analog Front-end Circuit Designs for Optical Communications

High-speed Analog Front-end Circuit Designs for Optical Communications
Issue Date
대학원 전자정보통신공학과
이화여자대학교 대학원
This thesis proposes a number of high-speed analog circuit designs for optical communication systems in standard CMOS technologies. A 2.5Gb/s dual-channel receiver utilizing CG TIA as an input stage achieves 87dBΩ transimpedance gain, 1.4GHz bandwidth even with 2pF large parasitic input capacitance. Although the chip includes ESD protection diodes to all pads for reliable operations, the receiver demonstrates less than -20dB crosstalk even with the transmitter turned on. The transceiver has been fabricated in a 0.18-μm CMOS technology and the whole receiver dissipates 50mW from a single 1.8V supply. A 3.125Gb/s 4-channel receiver array is realized in 0.18-μm CMOS technology, exploiting RGC TIA input configuration with additional broadband ladder filter networks. Also, the following LA achieves high-gain, wide-bandwidth simultaneously by means of negative impedance techniques. The overall receiver chip demonstrates 132.6dBΩ transimpedance gain, 2.7GHz bandwidth in the presence of 1.5pF input capacitance. The optical measurements show 200mV_(pp) singled-ended output voltage swing up to the data rate of 3.125Gb/s. The chip occupies the area of 1.75 × 1.8mm² and the single channel consumes 63mW from a 1.8V power supply. A 15Gb/s optical receiver with monolithic transformers is realized in a 0.13-μm 1P8M CMOS process. The receiver consists of a CG TIA with shunt-double-series technique, an equalizer to boost the ac response of the TIA, and an output buffer. For the design and verification of the monolithic transformer, ASITIC and electromagnetic simulator-MOMENTUM has been utilized. The receiver achieves 59.09dBΩ transimpedance gain and 10.35GHz bandwidth for 15Gb/s operation. Fabricated chip occupies the area of 1.1 × 1.1mm² and consumes 82.8mW including output buffer from a single 1.5V supply. Finally, an all-PMOS differential Colpitts VCO is proposed to achieve low phase noise characteristics. The post-layout simulations demonstrate the phase noise of -123.5dBc/Hz at 1MHz offset at the center frequency of 5GHz. The VCO tunes from 3.8GHz to 5.3GHz with the control voltages changing from 0V to 1.8V. The chip has been fabricated in a 0.18-μm CMOS technology and occupies the area of 0.63 × 0.9mm², and dissipates 13.28mW from a 1.8V supply.;본 논문에서는 CMOS 공정을 사용하여 광통신용 초고속 아날로그 회로설계를 소개하고 있다. CG TIA를 입력단으로 한 2.5Gb/s 듀얼 채널 수신기는 87dBΩ의 전치증폭이득과 2pF의 큰 입력기생커패시턴스에 대해 1.4GHz의 대역폭을 얻었다. 칩의 모든 패드에는 ESD 보호용 회로를 적용하여 안정적 동작을 가능하게 했으며 송신기의 전원이 켜있는 상태에서 크로스토크가 -20dB이하로 측정되었다. 송수신기는 0.18-μm의 CMOS 공정을 사용하였으며 수신기는 1.8V의 전원 전압에 대해 채널당 50mW의 전력을 소모한다. 3.125Gb/s로 동작하는 4채널 수신기는 RGC TIA 입력단과 ladder filter network를 이용하여 대역폭을 확장할 수 있었다. LA는 높은 전압이득과 넓은 대역폭을 동시에 확보하기 위해 네거티브 임피던스 회로를 사용하였다. 수신기는 132.6dBΩ의 전치증폭이득과 입력 커패시턴스가 1.5pF일 때 2.7GHz의 대역폭을 보였으며 광 측정을 통해 3.125Gb/s의 2^(31)-1 PRBS 입력에 대해 단일출력이 200mV_(pp) 임을 확인하였다. 칩은 1.75 × 1.8mm² 면적을 차지하며 1.8V의 전원전압에 대하여 한 채널당 63mW의 전력을 소모하는 것으로 측정되었다. 트랜스포머를 사용한 15Gb/s 광수신기가 0.13-μm 1P8M CMOS 공정으로 설계되었다. 수신기는 shunt-double-series 기법을 사용한 CG TIA 입력단과 TIA 주파수 응답을 보상하는 이퀄라이저 그리고 출력 버퍼로 구성되었다. 트랜스포머를 집적하기 위해 설계 및 검증은 ASITIC과 MOMENTUM이 사용되었다. 수신기는 59.09dBΩ의 전치증폭이득과 15Gb/s 동작을 위해 10.35GHz의 대역폭을 확보하였다. 칩은 1.1 × 1.1mm² 면적을 차지하며 1.5V 전원전압에 대해 출력 버퍼를 포함하여 82.8mW의 전력을 소모한다. 5GHz로 동작하는 all-PMOS 차동 Colpitts VCO는 낮은 위상잡음 특성을 얻기 위해 VCO의 구조, 디바이스의 종류 그리고 LC 탱크의 Q-factor를 고려하여 설계되었다. 포스트 레이아웃 시뮬레이션 결과에 따르면 1MHz의 오프셋 주파수에서 -123.5dBc/Hz의 위상잡음을 보이며 외부의 조절전압이 0V에서 1.8V까지 변할 때 동작주파수가 3.8GHz에서 5.3GHz까지 조절되는 것을 알 수 있었다. 제안된 VCO는 0.18-μm CMOS 공정을 사용하여 0.63 × 0.9mm² 면적을 차지하며 코어부분이 1.8V의 전원전압에 대해 13.28mW의 전력을 소모한다.
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