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High speed memory interface 를 위한 5Gbps 클럭/데이터 복원 회로 설계

Title
High speed memory interface 를 위한 5Gbps 클럭/데이터 복원 회로 설계
Authors
김경애
Issue Date
2005
Department/Major
과학기술대학원 정보통신학과
Publisher
이화여자대학교 과학기술대학원
Degree
Master
Abstract
최근 고속의 대용량 데이터 전송이 이루어지면서 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 데이터와 클럭을 함께 수신단으로 전송하는 parallel bus 기법 보다는 serial link기법이 메모리 인터페이스에 많이 사용되고 있다. serial link기법은 parallel bus 기법과는 달리 클럭을 제외한 데이터 정보만을 수신단으로 보내는 방식이다. 클럭/데이터 복원 회로(clock and data recovery, CDR)는 serial link 의 핵심 블록이다. 본 논문에서는 그래픽 DRAM interface에 사용될 수 있는 5Gbps half-rate bang-bang 클럭/데이터 복원 회로를 설계하였다. 클럭/데이터 복원 회로는 half-rate bang-bang phase detector, V/I converter 대신 사용된current mirror model charge pump, 2nd-order loop filter, 그리고 4-stage differential ring-type VCO로 구성되었다. 위상 검출기의 내부에서 수신된 데이터를 복원할 수 있게 하였고, 전체 회로의 동작 속도를 확인하기 위해서 MUX (multiplexer)를 달아 수신된 데이터가 제대로 복원이 되는지를 확인하였다. 이 회로는 0.25um CMOS 공정 파라미터를 기반으로 설계하였고 Matlab 을 사용하여 127 개 PRBS 데이터를 입력 데이터로 사용하였다. 실제PCB환경과 최대한 유사한 환경에서 성능을 검증하기 위해서 VDD 와 각 입력 데이터, 출력 데이터 단에 인덕터와 캐패시터를 달아 준 뒤 HSPICE 로 한번 더 검증하였다. eye-diagram으로 jitter 특성 또한 살펴보았다.;With the recent advancement of high-speed, multi-Gbps data transmission capabilities, the serial link design is becoming more widely adopted in the industry as opposed to the parallel link design. During high-speed data transmission, the hardware's intricacy, above average power consumption and cost in the parallel link design forces its transmitter to transmit both the data and the clock to the receiver at the same time, whereas in the serial link design, the transmitter is allowed to transmit only the data without the synchronization clock information. The clock and data recovery is an important key block of a serial link. In this paper, 5Gbps half-rate bang-bang CDR is designed for high-speed graphic DRAM interface. The CDR consists of half-rate bang-bang phase detector, current mirror model charge pump instead of V/I converter, the 2nd-order loop filter, and a 4-stage differential ring-type VCO. The PD automatically retimes and demultiplexes the data, generating two 5-Gbps sequences. A MUX is used to measure the performance of the circuits. The proposed circuits are designed based on CMOS 0.25mm fabrication process. The input dataset is pseudo-random bit sequences (PRBS) of length (27-1) which is produced by Matlab. Verification is achieved via the HSPICE simulation, which closely models the PCB environment with capacitors and inductors. Jitter characteristics are observed with the eye diagram.
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